Silicon新型Ultra Series™振蕩器可提高通信產(chǎn)品開發(fā)成功率
　　網(wǎng)絡與通信早已成為現(xiàn)代化社會構(gòu)成的重要框架,而且影響生活和工作的方方面面,不斷的提高通信模塊的技術(shù),是每個科技強國都積極參與的項目.除了通信本身的技術(shù)需要提高之外,周邊的一些產(chǎn)品也不容忽視,Silicon晶振公司長期與通信企業(yè)合作,提供高性能的石英晶體振蕩器,最新開發(fā)出來的Ultra Series™振蕩器系列,可以降低通信和網(wǎng)絡設備的開發(fā)風險.康華爾電子將為您詳細的介紹.
　　采用第四代DSPLL技術(shù)的新型振蕩器產(chǎn)品可應對25/40/50/100/400Gbps時序挑戰(zhàn),隨著通信和數(shù)據(jù)中心應用過渡到更高的數(shù)據(jù)速率以支持快速增長的Internet流量需求,Ser Des參考時鐘性能變得越來越重要.如果參考時鐘抖動過高,則會導致無法接受的高系統(tǒng)誤碼率(BER),流量丟失或系統(tǒng)通信丟失.此外,56GPAM4PHY,100G/200G/400G以太網(wǎng)和100G/400GOTN需要多種頻率組合,從而進一步增加了時序復雜性.
高速通信和數(shù)據(jù)中心時序要求:
　　Silicon Labs最新Si54x-Ultra系列振蕩器產(chǎn)品專為這些要求苛刻的高速通信和數(shù)據(jù)中心應用而設計.這些高性能振蕩器提供任意頻率合成,80fs RMS的超低抖動,并提供標準的小尺寸貼片晶振尺寸.通過提供一流的抖動裕度和頻率靈活性,我們的Ultra系列使硬件設計師可以輕松地進行充滿信心和低風險的產(chǎn)品開發(fā)設計.

圖1.高速通信和數(shù)據(jù)中心時序要求

　　*注:直接根據(jù)參考時鐘或發(fā)送器眼圖閉合規(guī)格計算得出預算,即每個原始(FEC之前)BER要求閉眼50/50確定性/均方根值和33％/67％時鐘/發(fā)送器.

Ultra系列DSPLL架構(gòu)

圖2.Ultra系列DSPLL架構(gòu)

　　圖2概述了Silicon晶振的新型Ultra系列第4代DSPLL架構(gòu).與傳統(tǒng)的振蕩器方法不同,傳統(tǒng)的振蕩器方法要求復雜的批生產(chǎn)工藝和不同頻率的不同晶體,Si54x體系結(jié)構(gòu)將簡單,高質(zhì)量的固定頻率晶體與Silicon Labs的最新一代DSPLL結(jié)合在一起以產(chǎn)生任意頻率.在輸出測試期間,將設備編程并定制為目標頻率.使用這種創(chuàng)新方法,Si54x可以輕松進行批量定制,以滿足每個客戶的獨特需求.Si54x-Ultra系列支持200kHz至1.5GHz的任何頻率,從而使單個產(chǎn)品系列輕松支持標準和定制頻率應用.采用業(yè)界領先的55nm CMOS技術(shù)設計,第四代DSPLL利用高度數(shù)字化的架構(gòu)來提供一流的頻率靈活性和抖動性能.DSPLL鑒相器的輸入從模擬轉(zhuǎn)換為數(shù)字,從而使DSPLL可以完全在數(shù)字域中工作.這種全數(shù)字化的方法有很多好處.
　　首先,可以以小于1ppb的步長精確控制數(shù)字振蕩器(DCO),以追蹤參考時鐘和反饋時鐘之間的相位延遲.DCO增益很小,因此與傳統(tǒng)的模擬PLL相比,該電路不易受到噪聲的影響.其次,DSPLL支持創(chuàng)新的相位誤差消除電路,該電路使用先進的數(shù)字信號處理來消除由于延遲,非線性和溫度影響而產(chǎn)生的PLL噪聲.這些架構(gòu)特性可確保整個過程,電壓和溫度下的設備性能始終如一.結(jié)果,Silicon Labs的第四代DSPLL架構(gòu)在整個工作范圍內(nèi)提供了超低抖動.
超低抖動的頻率靈活性:
　　下圖顯示了Ultra系列抖動性能與工作頻率和溫度的關(guān)系.有兩種性能等級.Si545/6/7器件可提供典型值為80fsRMS(12kHz至20MHz)的相位抖動性能,而Si540/1/2晶振可提供典型值為125fs RMS(12kHz至20MHz)的抖動性能.鑒于其抖動性能,Si54x使抖動容限最大化,并使客戶放心設計.

圖3.Si54x-Ultra系列XO抖動性能與頻率的關(guān)系

集成電源噪聲調(diào)節(jié):
　　第四代DSPLL具有廣泛的片上低壓差穩(wěn)壓器網(wǎng)絡,可提供電源噪聲抑制功能,即使在嘈雜的系統(tǒng)環(huán)境中,也可確保始終穩(wěn)定的低抖動操作.集成電源噪聲調(diào)節(jié)的另一個好處是簡化了電源濾波,PCB設計和布局.

圖4.集成的PSNR最小化加性抖動

　　除了標準的單頻振蕩器,還可以利用Silicon Labs的第四代DSPLL架構(gòu)的雙頻和四頻振蕩器.這些器件可以用單個IC代替兩個或多個分立振蕩器,從而將BOM成本和復雜性降至最低.多頻振蕩器具有多個優(yōu)點:
通過單個設備支持多協(xié)議SerDes
　　簡化的設置/保持時間測試
　　頻率裕度(例如156.25MHz+50ppm,156.25MHz,156.25MHz-50ppm)
　　簡化的原型制作.使用多頻振蕩器,以各種參考時鐘測試新的SerDes和ASIC.一旦選擇了最終頻率,便過渡到固定的單頻振蕩器.
　　單電源供電,提供多種格式選擇:
　　Silicon Labs的Ultra系列振蕩器具有高度靈活的輸出驅(qū)動器,可以在工廠定制以支持任何常見的信號格式:差分晶振輸出LVDS,LVPECL,HCSL,CML,CMOS和雙CMOS.此外,輸出驅(qū)動器支持較寬的電源電壓范圍.單個Si54x器件可以支持1.8V至3.3V的工作電壓,從而使單個部件號即可取代多個固定電壓的1.8V,2.5V和3.3V振蕩器.
Silicon新型Ultra Series™振蕩器可提高通信產(chǎn)品開發(fā)成功率

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